FPGAシミュレーション：Active-HDL アルデック・ジャパン株式会社

この製品について

■製品概要・Active-HDL™はWindows®で動作するチーム環境向けFPGAデザイン作成およびシミュレーションの統合ソリューションです。
・完全なHDLおよびグラフィカル・デザインツールとRTL/ゲートレベルの混合言語シミュレータがあり、FPGAデザインを短期間で開発から検証までできるようになっています。
・開発チームはFPGAデザインプロセスにおいて一貫して同じプラットフォームを維持できます。
・Intel®、Lattice®、Microchip®、Quicklogic®、Xilinx®など、主要なFPGAデバイスをすべてサポートしています。

■主な機能と利点1.プロジェクト管理
・チームベースの統一されたデザイン環境でローカルまたはリモート・チームにわたって統一性を維持可能。
・設定可能なFPGA/EDAフロー・マネージャは120種類以上のベンダツールとインタフェースを取れるので、FPGA開発中一貫して1つのプラットフォームを使い続けられます。

2.グラフィカル/テキスト・デザインエントリ
・テキスト、スケマティックおよびステートマシンを活用してデザインを素早く作成。
・セキュアで信頼性の高い相互利用可能な暗号化規格でIPを配布・送付。

3.シミュレーションとデバッギング
・共通カーネルの強力なVHDL/Verilog/SystemVerilog (Design) /SystemC対応混合言語シミュレータ。
・GUIで操作可能なデバッギングとコード高品質化ツールでコードの品質と信頼性を確保。
・コードカバレッジ解析ツールで測定基準に基づく検証を実施、デザインの実行されない部分を特定。
・アサーションベース検証 (SVA、PSL) で検証の質をアップ、より多くのバグを発見。
・SV ファンクションカバレッジ、コンストレイントランダム、UVMなどの高度な検証構成をシミュレートする機能。
・HDLシミュレーションとDSPブロック用の高抽象度数学モデル環境のギャッMATLAB®/Simulink®インタフェースで埋めます。

4.HTML/PDFドキュメンテーション
・HDL-スケマティックコンバータでデザインの核心部分を抜き出し分かりやすいグラフィックで表現。
・デザインドキュメントをHTMLやPDFで自動生成、すぐにデザインを共有可能。