ファンクショナルベリフィケーション：ALINT-PRO アルデック・ジャパン株式会社

この製品について

■製品概要・コーディングスタイルと命名規則、RTLと合成結果のシミュレーション不一致、スムーズで最適な合成、正しいFSM記述、 設計の後工程での問題、クロックおよびリセットツリーの問題、CDC、RDC、DFT、およびポータビリティと再利用のためのコーディングなどを中心に、VHDL、Verilog、SystemVerilogで記述されたRTLコードを解析する検証ソリューションです。
・RTLとSDC™ソースファイルをベースにスタティック解析を行い、デザインの早期段階で重大なデザインの問題点を見つけ出し、設計時間の大幅短縮に貢献します。

■主な機能・クロック・リセット・ネットワークの解析
・RTLシミュレーションと合成後シミュレーションのミスマッチを防止
・FSM記述の正確性の検証
・検出されたFSMのグラフィカルな解析と特定されたFSM問題
・コードのポータビリティと再利用性
・ALDEC_CDCルールプラグインによる幅広いCDCおよびRDCチェック
・高度なCDCおよびRDCデバッグ環境
・スケマティックビューアー　など

■DRCおよびCDC/RDC解析のための単一フレームワーク・適切に設計された直感的なフレームワークで、効率的なデザイン解析のための機能を提供します。
・既存のHDLデザインの解析を行うためのセットアップで、直接インポート可能な非常にシンプルなGUIウィザードをサポートしています。
・フルチップレベルリンティング 対 ユニットリンティング

■FPGAデザインのチェック・最小限の設定でFPGAの実装をターゲットとするデザインのルールチェック実行をスムーズにサポートします。
・FPGAベンダライブラリの最新バージョンを提供します。
・IPベースのFPGAデザインの階層化とインクリメンタル解析フローのセットアップを自動化します。

■バッチモードフロー・デザインルールチェック、設定の繰り返し、レポート生成を自動化できます。
・大規模なレグレッションテストスクリプトや継続的インテグレーション環境との統合に最適です。

■ALINT-PRO™で利用できるルール・ライブラリ世界中の半導体企業が使用するデザイン開発のベストプラクティスを活用する、STARCおよびRMMデザインガイドラインをベースにしたルールライブラリが含まれています。