FPGA開発統合環境 Active-HDL (アルデック・ジャパン株式会社) のカタログ情報
FPGA開発統合環境 Active-HDL
製品個別カタログ
カタログ紹介
FPGA設計・検証に最適な機能を搭載
【主な機能と利点】
◆プロジェクト管理
・チームベースの統一されたデザイン環境でローカルまたはリモート・チームにわたって統一性を維持可能
・設定可能なFPGA/EDAフロー・マネージャは120種類以上のベンダツールとインタフェースを取れるので、FPGA開発中一貫して1つのプラットフォームを使い続けられます
◆グラフィカル/テキスト・デザインエントリ
・テキスト、スケマティックおよびステートマシンを活用してデザインを素早く作成
・セキュアで信頼性の高い相互利用可能な暗号化規格でIPを配布・送付
◆シミュレーションとデバッギング
・共通カーネルの強力なVHDL/Verilog/SystemVerilog(Design)/SystemC対応混合言語シミュレータ
・GUIで操作可能なデバッギングとコード高品質化ツールでコードの品質と信頼性を確保
・コードカバレッジ解析ツールで測定基準に基づく検証を実施、デザインの実行されない部分を特定
・アサーションベース検証(SVA, PSL, OVA)で検証の質をアップ、より多くのバグを発見
・HDLシミュレーションとDSPブロック用の高抽象度数学モデル環境のギャップはMATLAB/Simulinkインタフェースで埋めます
◆HTML/PDFドキュメンテーション
・HDL-スケマティックコンバータでデザインの核心部分を抜き出し分かりやすいグラフィックで表現
・デザインドキュメントをHTMLやPDFで自動生成、すぐにデザインを共有可能
【主な機能と利点】
◆プロジェクト管理
・チームベースの統一されたデザイン環境でローカルまたはリモート・チームにわたって統一性を維持可能
・設定可能なFPGA/EDAフロー・マネージャは120種類以上のベンダツールとインタフェースを取れるので、FPGA開発中一貫して1つのプラットフォームを使い続けられます
◆グラフィカル/テキスト・デザインエントリ
・テキスト、スケマティックおよびステートマシンを活用してデザインを素早く作成
・セキュアで信頼性の高い相互利用可能な暗号化規格でIPを配布・送付
◆シミュレーションとデバッギング
・共通カーネルの強力なVHDL/Verilog/SystemVerilog(Design)/SystemC対応混合言語シミュレータ
・GUIで操作可能なデバッギングとコード高品質化ツールでコードの品質と信頼性を確保
・コードカバレッジ解析ツールで測定基準に基づく検証を実施、デザインの実行されない部分を特定
・アサーションベース検証(SVA, PSL, OVA)で検証の質をアップ、より多くのバグを発見
・HDLシミュレーションとDSPブロック用の高抽象度数学モデル環境のギャップはMATLAB/Simulinkインタフェースで埋めます
◆HTML/PDFドキュメンテーション
・HDL-スケマティックコンバータでデザインの核心部分を抜き出し分かりやすいグラフィックで表現
・デザインドキュメントをHTMLやPDFで自動生成、すぐにデザインを共有可能
カタログについて
- カタログ名
- FPGA開発統合環境 Active-HDL
- 取り扱い企業
- アルデック・ジャパン株式会社
- 該当カテゴリ
- EDAツール
- カタログタイプ
- 製品個別カタログ
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